Required
Work Experience
5年以上
Job Description
1.系統層級的設計及驗證
2.有 verilog RTL code design 5 年以上經驗
3. 配合度良好者
歡迎所有求職者
Number of Openings
1~1人
Educational Requirements
大學(學院)以上
Work Schedule
0900-1800
Leave Policy
週休二日
Job Category
Digital IC Design Engineer
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